TSMCは最近、同じ段階での前任プロセスと比較して、N2（2NM）プロセステクノロジーの欠陥密度（D0）を北米の技術セミナーで発表しました。同社によれば、N2プロセスの欠陥密度は、N3（3NM）、N5（5NM）、およびN7（7NM）の製造ノードの欠陥密度よりも低くなっています。さらに、スライドは、TSMCのN2プロセスが大量生産からまだ4分の2離れていることを示しています。つまり、TSMCは2025年の第4四半期の終わりまでに2NMチップの生産を開始すると予想されています。
TSMCのN2プロセスは、フルゲートリング（GAA）ナノシートトランジスタを採用した同社の最初のプロセステクノロジーですが、このノードの欠陥密度は、同じ段階での前世代プロセスよりも低く、大量生産（MP）の2四半期よりも低くなっています。前世代のプロセス-N3/N3P、N5/N4、およびN7/N6-はすべて、成熟したフィンフィールド効果トランジスタ（FINFET）を使用しました。したがって、N2はGAAナノシートトランジスタを採用したTSMCの最初のノードですが、その欠陥密度の低下は、大量生産（HVM）マイルストーンに入る前の前世代プロセスよりも大きくなります。
このチャートは、大量生産の前の4分の3から大量生産後6四半期に及ぶ、長期にわたる欠陥密度の変動を示しています。N7/N6（緑）、N5/N4（紫）、N3/N3P（赤）、およびN2（青） - 欠陥密度は、収率の増加とともに大幅に減少しますが、ノードの複雑さによって異なります。N5/N4は初期の欠陥を減らすのに最も活発であり、N7/N6の収量改善は比較的穏やかであることに注意してください。N2曲線の初期欠陥レベルはN5/N4の欠陥レベルよりも高くなりますが、その後は大幅に減少します。これは、N3/N3Pの欠陥還元軌道に非常に近いです。
スライドは、収量と製品の多様性が欠陥密度の改善を促進するための重要な駆動要因のままであることを強調しています。同じプロセスを使用して生産および多様化した製品の拡大は、欠陥密度を識別および修正し、問題をより速く収量させることができ、TSMCが欠陥学習サイクルを最適化できるようになります。TSMCは、N2の製造技術が前身技術よりも多くの新しいチップを取得していると述べました（TSMCは現在、スマートフォンおよび高性能コンピューティング（HPC）顧客向けのN2チップを生産しているため）。
新しいトランジスタアーキテクチャの導入によってもたらされるリスク要因を考慮すると、N2の欠陥削減率が以前のFinfetベースのノードと一致し続けることが特に重要です。これは、TSMCが重要な後退に遭遇することなく、プロセスの学習と欠陥管理の専門知識を新しいGaafet時代に成功裏に転送したことを示しています。
